Stratix 10 与 Arria 10 电源设计

两个成熟系列，两套不同的控制平面 #

Stratix 10 和 Arria 10 在已部署的通信、测试、加速和工业平台中仍有应用，但电源树不能从一个系列照搬到另一个系列。两种器件都使用多个电压域，也都支持 SmartVID，但控制接口、电源选项编码、电源轨分组和板级验证证据各不相同。

Altera 是当前独立的公司和 FPGA 品牌。Intel 之所以出现在原始的 Stratix 10 和 Arria 10 手册、开发套件文件和电源供应商参考设计中，是因为这些文档是在 Intel 控股期间发布的。请将该命名视为历史文档背景；使用当前的 Altera 器件文档，并保留原始订购料号（OPN）、板卡版本和稳压器配置。

最接近的现有文章是 Altera FPGA 电源传输：设计指南。该指南涵盖 Agilex、Stratix、Arria、Cyclone 和 MAX。本文有意收窄范围：只讲 Stratix 10 和 Arria 10 之间具体有哪些工程和采购决策发生变化，包括基于 PMBus 的 Stratix 10 路径、并行 VID 的 Arria 10 路径、器件特定的时序分组，以及有证据支持的电源器件 BOM。

从完整 OPN 入手。Altera Stratix 10 GX 收发器信号完整性套件在文档中标注为 1SG280LU2F50E2VG 或 1SG280HU2F50E2VG。末尾的 V 表示标准功耗 SmartVID 选项。当前 Arria 10 GX 开发套件页面列出的是 10AX115S2F45I1SG。其电源实现必须依据 Arria 10 订购信息、器件手册和板卡文件来确定，不能套用 Stratix 10 的后缀规则。

规划输入	工程为何需要它	采购为何需要它
完整 FPGA OPN 和封装	确定系列、密度、逻辑块或收发器资源、电源选项和引脚映射	防止不同后缀或封装进入生产
功耗估算和 Quartus 分析	为所实现的工作负载设定电源轨电流、瞬态和热目标	确定批准的稳压器相数和输出网络
配置模式	CvP 和启动时序可能约束电源轨总斜坡时间	使时序器和已编程稳压器变体与 BOM 保持一致
SmartVID 模式和接口	确定 PMBus 或并行 VID 接线、初始电压和控制归属	使控制器配置和固件成为受版本控制的物料
板卡输入和环境	确定转换比、浪涌、气流和降额	冻结电压等级、温度等级和验证要求

Stratix 10：SmartVID 属于配置流程的一部分 #

目前的 Altera Stratix 10 文档将标准功耗的 SmartVID 器件与固定电压的低静态功耗器件区分开来。标准功耗 –V 器件需要一颗专供该 FPGA VCC/VCCP 核心电源的 PMBus 稳压器。这是架构上的要求：安全设备管理器（SDM）会读取该器件专属的熔丝 VID 值，并在配置早期把所需电压告知稳压器。

现行的 Stratix 10 电源管理指南指出，熔丝 VID 的范围是 0.80 V 至 0.94 V，步进 10 mV。指南还区分了 PMBus 主模式和从模式，以及各自支持的输出数据格式。这些细节必须与 Quartus 的电源管理和 VID 设置、实际 PMBus 地址、稳压器系数以及电平转换一一对应。仅仅“支持 PMBus”并不能说明兼容。

Altera 的 SmartVID 资料把证据分为两级。完全验证的稳压器会针对每个 Quartus Prime Pro 版本做回归测试；通过 API 验证的器件已知与 SDM 电源管理 API 兼容，但并未说明做过实物测试。在 2026 年 7 月 29 日的文章复核中，Altera 将 LTM4677 列为完全验证的 Stratix 10 稳压器。新设计冻结之前，请重新核对该在线表格以及适用的 Quartus 版本。

对于固定电压的 Stratix 10 OPN，不要习惯性地保留 SmartVID 控制通路。应按照最新数据手册和封装指南中给出的标称电压与容差来设计。固定电压可以简化稳压器接口，但远端检测、PDN 分析、时序控制、瞬态测试和电源轨监测仍然一个都不能少。

Arria 10：SmartVID 采用并行逻辑 #

Arria 10 的 SmartVID 实现方式不同。其现行电源管理手册中描述的是一个 7 位熔丝 VID 值，对应 0.85 V 至 0.90 V。外部稳压器的输出范围（含容差）规定为 0.82 V 至 0.93 V，标称上电电压为 0.90 V，步进为 10 mV。

手册中的并行方案使用七个 VID 引脚，外加 VID_EN。承载这些信号的 I/O bank 必须在 VID_EN 置位之前完成上电。Altera 建议加一级电平转换器，把 FPGA 的 VID 信号与稳压器控制器隔开，否则某些代码可能命令出超过 VCC/VCCP 允许范围的电压。VID_EN 还需要按手册要求配置下拉电阻和引脚分配。

这并非 Stratix 10 的 SDM 到 PMBus 流程。采购时若因为某款 PMBus 控制器在 Stratix 板卡上验证可用就直接替换，即使电压和电流额定值看似足够，也可能出问题。Arria 10 参考电路必须提供所需的并行输入行为、启动电压和安全隔离，或者实现经过验证的系统控制器转换路径。

Stratix 10 PMBus SmartVID 与 Arria 10 并行 VID 对比 — Two distinct SmartVID control paths for Stratix 10 and Arria 10

该图是 LimChip 依据现行 Altera 电源管理指南绘制的概念性重绘图，比较的是接口归属，而非引脚级原理图细节。具体 OPN、Quartus 版本和稳压器数据手册仍是最终依据。

控制项	Stratix 10 标准功耗 –V	Arria 10 SmartVID
VID 来源	SDM 读取器件熔丝	通过 SmartVID 控制器读取器件熔丝
外部接口	PMBus 主端或受支持的从端架构	文档化方案中的 7 位并行 VID 加 VID_EN
受控内核电源轨	VCC 和 VCCP	VCC 和 VCCP
初始实现风险	PMBus 器件、地址、模式、系数或 Quartus 设置错误	VID 组未上电、缺少隔离、启动电压错误或 VID_EN 时序不安全
生产记录	稳压器 OPN、PMBus/NVM 镜像、地址和 Quartus 约束	控制器 OPN、VID 真值表、电平转换器、引脚映射和使能逻辑

电源轨域与电流选型 #

两个系列都将器件划分为内核、收发器、PLL、I/O、配置和可选处理器域。稳压器数量应依据确切的引脚连接指南确定，而不是照搬评估板电源监测器中的行数。

对于 Stratix 10 GX/SX，常见域包括 VCC/VCCP、VCCERAM、收发器接收和发送电源轨、VCCPT、VCCA_PLL、SDM 电源轨和 I/O bank 电源轨。MX、TX 和 DX 器件还有系列或 tile 特定的域，因此 GX 电源树不能套用到 HBM、E-Tile 或 P-Tile 器件。

Arria 10 使用 VCC/VCCP、VCCERAM、VCCR_GXB、VCCT_GXB、VCCH_GXB、VCCPT、VCCA_PLL、配置和 I/O 电源轨。SX 器件还额外需要 HPS 相关的内核、PLL 和 I/O 参考电源。每个 I/O bank 的 VCCIO 可单独选择，因此存储器和接口方案一变，电源轨电压和负载都可能跟着变。

电流大小取决于具体实现。请根据实际密度、时钟、逻辑利用率、DSP 和 RAM 活动、收发器数量、I/O 标准、HPS 负载以及结温目标，生成 Early Power Estimator 或当前支持的功耗估算结果。随着设计逐步成熟，应将 Quartus Power Analyzer 报告与板卡发布版本一并保存。

电源轨类别	主要电气检查	监测点	BOM 影响
VCC/VCCP 内核	动态电流、压降、远端检测、相位平衡和 VID 范围	封装检测点、控制器遥测和稳压器温度	控制器、功率级或模块数量取决于经验证的负载工况
ERAM 和数字辅助	容差、允许的共享和 POR 组	电源轨电压和 power-good 时序	不要仅因标称电压相同就合并
收发器和 PLL	噪声、tile 数量以及系列特定的电源轨名称	本地电压和已启用 tile 的电流	可能需要单独的低噪声转换器或模块
I/O、存储器和 HPS	Bank 标准、存储器拓扑、端接和驱动状态	Bank 电源轨、DDR 电源轨和复位关系	包括 DDR 端接、负载开关和放电路径
配置和辅助管理	启动时序、时序器存活和故障恢复	输入母线、控制器供电和复位	保持、监控器和板控制器可能对安全至关重要

按时序阈值而非标称延迟排序 #

Arria 10 有三个有文档记载的电源组。Group 1 包括内核、ERAM、收发器接收/发送以及适用的 HPS 内核电源轨。Group 2 包括 VCCPT、高压收发器、PLL 和 HPS 参考电源轨。Group 3 包含配置和 I/O 电源轨。前一组中的每个电源轨必须至少达到标称值的 90%，下一组才能开始；同一组内的电源轨可以任意顺序上升，且每个电源轨必须单调上升。

当某些 Group 3 电源轨与 VCCPT 共用相同的电压和稳压器时，Arria 10 允许将其与 Group 2 合并，前提是板卡不会驱动未上电的 GPIO 或收发器引脚。这是一条有条件的合并规则，并非允许合并所有 1.8 V 电源轨。

Stratix 10 也使用阈值门控组，但成员关系在 GX/SX、MX、TX 和 DX 之间会发生变化。大多数变体依次经过 Group 1、2 和 3；某些 1SG040 和 1SX040 器件增加了 Group 4 关系。E-Tile 器件保留了额外的排序约束，包括文档记载的要求：VCCCLK_GXE 必须在 VCCIO_SDM 之前上电。对于通过协议进行配置，当前指南要求总电源轨上升时间低于 10 ms，并选择快速 POR，以便 PCIe 初始化保留足够时间。

Stratix 10 和 Arria 10 的上电组比较 — Threshold-gated power-up groups for Stratix 10 and Arria 10

图中特意把各系列具体的电源轨清单放在文章表格里，而不是压缩成一张看不清的图片。它只说明一件事：两个器件都是等前一组越过规定阈值后才继续推进，而 Stratix 10 还可能附加器件和 tile 特定的条件。

下电不是事后才考虑的事。Stratix 10 指南建议后序组先于前序组关断，所有电源轨在 100 ms 内完全下降，并保持文档规定的跨组电压差。指南还规定了无法按推荐时序执行时所需的塌陷行为。因此，板卡需要一套应对输入失控丢失的方案：掉电检测、控制器足够的保持时间、快速禁用、允许时放电，以及防止备用反灌路径。

至少要捕获冷启动、命令关断、输入突然移除以及锁存故障后重启这几种情况。测量点在 FPGA 引脚或合格的检测点。发布记录应包含阈值、单调性、总上升时间、power-good 和复位时序、外部 I/O 状态，以及塌陷期间的最坏情况电压差。

有证据支持的 BOM 起点 #

参考设计的价值，取决于其适用范围是否被一并保留。它们只能说明某个命名架构曾为某个命名平台构建或推荐，并不能证明相同的相位数量或完整 BOM 适合每种密度、封装或工作负载。

Stratix 10 GX 模块和多相路径 #

Altera Stratix 10 GX 信号完整性开发板记录了 VCC 电源轨上的 LTM4677 加三个 LTM4650 模块、ERAM 和收发器电源轨上的 LTM4620 器件，以及用于电源监测的 LTM2987。ADI 当前的电路笔记介绍了 LTM4677/LTM4650 路径，以及使用两个 LTM4700 数字电源模块用于内核的更新替代方案。该替代方案是与参考背景相关的供应商建议，并非引脚兼容的替换。

Vendor Reference Design

TI 的 PMP20176 是一个独立的四相、140 A Stratix 10 GX 核心参考设计，以 TPS53647 和四个 CSD95472Q5MC 智能功率级为核心，并明确聚焦于 SG2800-I1V 变体。已发布的设计采用 12 V 级输入，并使用 PMBus 进行配置和遥测。截至 2026 年 7 月 29 日，TI 将 TPS53647 和 CSD95472Q5MC 均标记为在产。原始参考设计仍需针对新板进行全新的 PDN、热和瞬态审查。

Arria 10 模块与智能功率级路径 #

ADI 的 Arria 10 FPGA 开发套件电路用 LTC3877 加 LTC3874 实现 105 A 级 VCC 核心，用 LTM4637 提供 20 A 收发器电源轨，并用 LTC2977 完成八通道时序、监测、裕量调节和故障管理。该架构采用 Arria 10 并行 VID 关系。在本文审查时，ADI 将 LTC3877、LTM4637 和 LTC2977 标记为推荐用于新设计；每个完整型号后缀以及 LTC3874 状态在 BOM 发布时仍需确认。

Hardware Verified

TI 的 TIDA-01419 是一个四相 150 A Arria 10 GX 核心参考设计，聚焦于 10AX115U145IVG，使用 TPS53647 搭配 CSD95472Q5MC 功率级。TI 在报告所述条件下发布了稳态、瞬态、热、启动、关断和保护结果。这些结果适用于该测试板和负载工况；它们并不是对每个 Arria 10 器件的 150 A 要求。

证据路径	核心电源器件	其他指定管理角色	发布边界
Altera/ADI Stratix 10 GX SI 套件	LTM4677 + 3× LTM4650；ADI 还给出了 2× LTM4700 替代方案	LTM2987 监测；LTM4620 级次级电源轨	重新计算模块数量，并保留已验证的 SmartVID 配置
TI PMP20176 Stratix 10 GX	TPS53647 + 4× CSD95472Q5MC	PMBus 配置和遥测	140 A SG2800-I1V 参考设计，并非完整的通用板级树
ADI Arria 10 开发套件	LTC3877 + LTC3874；LTM4637 收发器电源轨	LTC2977 时序、监测、裕量调节和故障控制	并行 VID 和 105 A 板级上下文必须一并保留
TI TIDA-01419 Arria 10 GX	TPS53647 + 4× CSD95472Q5MC	Fusion Digital Power 编程和遥测	150 A 10AX115U145IVG 核心测试条件，并非适用于所有 Arria 10 器件

监测、配置与故障归属 #

数字管理的稳压器可以测量电压、电流和温度，但设计仍需为每个状态转换指定归属方。要记录清楚：哪个器件使能各组电源、哪个信号释放 FPGA 复位、由什么捕获首故障数据，以及输入开始崩溃后哪个控制器仍能动作。

对于 Stratix 10 SmartVID，需归档 Quartus 约束、PMBus 地址、主/从选择、VOUT 格式、系数、NVM 镜像、校验和以及编程流程。对于 Arria 10 并行 VID，需归档七位映射、VID_EN 时序、电平转换器型号、下拉、I/O bank 供电依赖关系以及安全初始电压。

遥测不能替代测量。远程检测和 PMBus 读数属于低带宽控制观测；纹波和瞬态合规性必须在预期器件检测点用适当的带宽和接地进行探测。将示波器记录与控制器日志和 FPGA 温度数据关联起来。

BOM 与 RFQ 发布检查清单 #

工程发布 #

冻结完整的 Stratix 10 或 Arria 10 OPN、封装、板卡版本和配置模式。
附上当前的功耗估算、假设条件以及 Quartus Power Analyzer 报告。
建立电源轨表，列出标称电压、容差、电流、瞬态、噪声、时序组、放电和监测要求。
根据确切的器件文档确认是 SmartVID 还是固定电压行为。
将 PMBus 或并行 VID 实现、控制器配置和校验和作为受控设计文件保存。
仿真 PDN，验证负载阶跃、相位平衡、远程检测、散热和最差情况输入。
捕获受控和非受控电源波形，包括 I/O 反灌电检查。
在原理图、布局、固件和硬件验证通过后，逐电源轨批准替代方案。

采购与 RFQ 发布 #

列出完整的 FPGA OPN，以及每个控制器、功率级、模块、时序器、监控器和电平转换器的订购代码。
保留已编程、EEPROM、NVM 或 OTP 选项；只写通用基础编号不能作为采购行。
说明封装、温度等级、认证、端子镀层、包装方式、湿敏等级和日期码规则。
下单前先确认当前生命周期、PCN/PDN 历史、批次可追溯性和制造商标签。
标明来源板或参考设计，并逐项列出所有偏差。
包含目标构建数量、年用量、生产周期和允许的替代。
电感、电流检测元件和关键电容器要纳入电气批准范围；它们决定环路、瞬态和热行为。

结论 #

Stratix 10 和 Arria 10 的电源设计不能套用旧有的 Altera 方案。Stratix 10 标准功耗器件把 SDM、PMBus 稳压器和 Quartus 配置放在同一条受控 SmartVID 链上。Arria 10 则采用独立的并行 VID 方案，有自己的启动、I/O bank 和隔离规则。两个系列都需要按器件划分电源轨组、基于阈值进行时序控制、具备故障感知的关断机制，以及可追溯的生产 BOM。

关于全产品组合方法，请阅读 Altera FPGA Power Delivery: Design Guide。Powering Altera Agilex 3, 5 and 7 FPGAs 介绍了当前各代 Agilex 如何改变 OPN 和时序决策。跨厂商框架见 AMD-Xilinx FPGA Power Delivery: Design Guide，具体厂商证据见 ADI Power Solutions for AMD-Xilinx FPGAs 和 Renesas PMIC Solutions for AMD-Xilinx FPGAs。

如需可控的电源 BOM，请提交完整的 FPGA OPN、功耗估算、输入母线、电源轨表、配置文件和目标数量。有了这些信息，采购才能保留工程依据，而不是把需求简化成一串标称电压。

官方参考 #

最终设计决策请以原厂数据手册及获批准的工程资料为准。