FPGA JESD204B/C ADC 接口设计指南

先确定转换器模式，再选 FPGA #

高速 ADC 输出的并不是通用的“JESD204”数据流，而是有限几种传输模式中的一种。每种模式都规定了虚拟转换器数量、采样位宽、通道数、通道速率、链路数量、编码方式和同步行为。FPGA 必须严格实现这套约定。如果只因为 FPGA 有“足够多的收发器”就选它，把转换器模式留到后面再定，最后往往会发现所选的速度等级、收发器 bank、参考时钟或 IP 配置根本建立不了链路。

因此，应按以下顺序推进：

确定 ADC 工作模式，包括 DDC 和抽取；
将厂商定义的 JESD 参数填入受控的接口表；
计算通道速率，并留出余量，对照两端逐一核对；
在 FPGA 上分配通道、参考时钟和 SYSREF 的引脚；
针对同一模式生成厂商 IP 及其示例设计；
在硬件上验证链路完整性、采样映射和确定性延迟。

本指南面向负责该接口的 FPGA 和高速转换器工程师，也面向 BOM 团队——他们必须保留其背后确切的 ADC、FPGA 能力和评估证据。配套的 FPGA 时钟树设计指南介绍了如何生成低抖动器件时钟和相干的 SYSREF。本文的讨论从 ADC 传输映射器开始，到 FPGA 逻辑阵列中正确排序的采样结束。

把 JESD 模式当作带版本的接口契约 #

对于每个候选模式，至少记录 L（通道数）、M（虚拟转换器数）、F（每帧每通道的八位字节数）、S（每帧每转换器的采样数）、N（转换器分辨率）、N'（传输采样位宽）、子类、加扰、链路数量和编码。JESD204C 64B/66B 模式还需要适用的多块和扩展多块参数。如果 ADC 带有 DDC，要记录实数或复数输出格式、抽取比、NCO 配置文件和采样排序——不能只记物理 ADC 采样率。

对于简单的实数输出模式，串行速率交叉校验如下：

通道速率 = 输出采样率 × M × N' ÷ L × 编码开销

8B/10B 用 10/8，64B/66B 用 66/64。这只是交叉校验，不能借此随意编造转换器模式。集成式 RF ADC 还可能引入复数数据、控制位、多条链路以及受限的参数组合。具体以转换器数据手册或模式选择工具为准。

B 和 C 的差别不只是“旧与快”。JESD204B 采用 8B/10B 链路编码。JESD204C 保留 8B/10B 选项，同时新增 64B/66B——后者的编码开销更低，有效吞吐量更高；C 还定义了多块对齐、可选错误保护等链路特性。所选 ADC 模式必须与 FPGA IP 在实际编码上保持一致。一个支持 C 的器件即使配置为 8B/10B，也不会仅因两端都标称 JESD204C 就变成 64B/66B 链路。

契约字段	FPGA 设计必须冻结的内容	出错时的故障
L 和链路数量	使能的通道、通道 ID、quad/tile 布局和绑定	部分通道锁定，但完整链路始终无法对齐
M、S、N 和 N'	传输层解包和采样总线位宽	链路报告正常，但采样字交错或截断
F、K 或 C 多块设置	帧/多帧或多块边界	8B/10B ILA 不匹配、多块错误或弹性缓冲器故障
编码和加扰	ADC 与 FPGA 链路层模式匹配	无法锁定码组/同步头或持续出现解码错误
子类和 SYSREF 策略	LMFC/LEMC 对齐、单次/连续行为	重启延迟可变或 SYSREF 相位异常告警
DDC/NCO 模式	有效输出速率、实数/复数格式和通道顺序	正确的串行链路承载了错误的信号带宽或通道映射

将此表与 ADC 寄存器镜像、FPGA IP 配置、约束集和固件版本放在一起。选择另一个 JMODE 或 ADI 模式编号的寄存器更改就是接口更改，即使原理图未改动。

根据端点限制而非偏好选择 B 或 C #

如果所选 ADC 提供 B 接口，由此得到的通道速率又能匹配已认证的 FPGA 收发器，而且项目看重现有的 IP 和验证基础，那么 JESD204B 仍是合适的选择。Analog Devices 目前仍将 10.25 GSPS 的 AD9213BBPZ-10G 列为推荐用于新设计的产品；它最多使用 16 条 JESD204B 通道，速率最高 16 Gbps。对应的 6 GSPS 型号是 AD9213BBPZ-6G。如果团队已有定型的 AD9213 设计，不应仅仅为了换个更新标签就改用 C 版本：ADC 本身就是 B 端点，这意味着要更换转换器并重新设计系统。

如果转换器吞吐量用 B 通道会占用过多通道，或者当前转换器模式就是围绕 64B/66B 定义的，又或者所选 FPGA tile 和 IP 已在所需速率下通过认证，那么 JESD204C 就很有吸引力。下面两个现有例子说明了模式表为何重要：

ADC 与具体订购代码	当前接口定位	封装 / 采购边界	对 FPGA 的影响
Analog Devices AD9209BBPZ-4G、AD9209BBPZRL-4G	推荐用于新设计；四通道 12 位 4 GSPS ADC；可配置一条或两条链路，用于 JESD204B 或 C；八条串行通道，速率最高 24.75 Gbps	324 球 15 mm × 15 mm BGA_ED；`RL` 是单独的包装代码	选定的 ADI 模式决定了 B/C、实数/复数格式、通道数和速率；FPGA 必须支持该具体模式，而不是系列宣传指标
Texas Instruments ADC12DJ5200RFAAV、ADC12DJ5200RFAAVT	量产中的 12 位 RF ADC；10.4 GSPS 单通道或 5.2 GSPS 双通道；JESD204C 最多支持两条八通道链路	144 引脚 10 mm × 10 mm FCCSP；AAV 托盘和 AAVT 小卷带是单独的订购代码，−40°C 至 +85°C	高速率模式可能需要跨多个 quad/tile 的许多通道；JMODE 还控制通道绑定、DDC 和通道使用
Analog Devices AD9213BBPZ-10G、AD9213BBPZ-6G	推荐用于新设计；单通道 12 位 10.25/6 GSPS RF ADC；JESD204B 最多 16 条通道，速率 16 Gbps	192 球 12 mm × 12 mm BGA_ED；速度代码是器件标识的一部分	目前只有 B 可选；通道数量和 FPGA 布局规划的影响可能超过标称采样分辨率

ADI 的 AD9209 页面还提供模式选择器、帧映射工具以及配套的传输层 RTL 生成器。这些可以作为参考，但生成的 RTL 并不能免除 FPGA 时序收敛或互操作性测试。TI 的 ADC12DJ5200RF 数据手册同样列出了允许的 JMODE 组合；表外的配置即使各参数单独看都合法，也不属于受支持的模式。

不要只拿通道速率和 FPGA 收发器的绝对最大值作比较。还要确认所选系列和速度等级、具体的 GT 或 F-Tile 能力、扣除 PCIe/以太网占用后剩余的可用通道数、PLL 共享方式、参考时钟范围、绑定规则、封装引脚，以及厂商 IP 支持的速率。在引脚定义冻结之前，先预留好调试接口和板级损耗裕量。

分层梳理 FPGA 接收路径 #

ADC 接收设计包含四个独立的层，在模块设计和调试方案中都应分别体现：

收发器/PHY： 端接、均衡、CDR、串并转换、通道极性和物理对齐。
JESD 链路层： 码组或同步头锁定、通道对齐、扰码、错误检测和弹性缓冲。
传输层： 将通道八位字节或数据块还原为转换器采样、通道和控制位。
应用层： 将采集到的采样组帧送入 DSP、DMA 或存储器，同时保留时间戳和超量程信息。

AMD 的 JESD204C v4.3 核在 8B/10B 模式下每个核周期每通道传输 4 字节，在 64B/66B 模式下每个周期每通道传输 8 字节。这一差异会改变核时钟频率和逻辑阵列宽度，串行收发器并不会将其掩盖。对于 Versal 器件，生成的设计共用 Versal 收发器或 GT Wizard 子系统；对于 UltraScale/UltraScale+，则可以使用 JESD204 PHY。AMD 明确表示，该示例设计只是起点，并未覆盖所有配置。

Altera 于 2025 年 11 月发布的 AN 1014 又划出了一条当前边界：其 Agilex 7 F-Tile JESD204C 设计将单链路示例扩展为同步双链路。该应用笔记要求各链路参数必须相同，并说明多链路支持会涉及 Platform Designer 实例、顶层 HDL、复位连接、引脚分配和 SDC 约束。这只能证明方法可行，并不能证明任意 ADC 板已用任意 Agilex 器件验证过。

只有数据路径正常后，SYSREF 才能证明可重复性 #

子类 1 用 SYSREF 在 ADC 和 FPGA 处对齐本地时序边界。对于 JESD204B/8B10B，这对应本地多帧时钟（LMFC）；对于 JESD204C 64B/66B，则对应本地扩展多块时钟（LEMC）。SYSREF 无法修复通道速率、编码或传输不匹配。先建立干净的物理链路，再验证其数据映射，最后才能判断确定性延迟。

AMD 当前的 PG242 要求 SYSREF 与核时钟同步捕获。其允许周期对于 8B/10B 必须是四字节时钟周期的整数倍，对于 64B/66B 必须是八字节时钟周期的整数倍。AMD 还提供 SYSREF 捕获和相位失配检测的状态。ADC 有其自身的建立/保持窗口、分频器和子类限制，因此最终的 SYSREF 频率和相位必须同时满足两端以及时钟器件。

多 ADC 系统还有一项约束：除非把器件同步、NCO 同步、链路对齐和应用时间戳都纳入测试，否则共同时钟并不能保证共同的采样时刻。要在反复上下电和链路复位后测量通道间相位。单次成功启动不能作为确定性延迟的证据。

将链路启动分为六个可观测阶段 #

最快的调试方法是在第一个出错的层就停下来，不要同时改 ADC 寄存器和 FPGA 约束。

时钟门： 在接收端检查 ADC 器件时钟、FPGA 收发器参考时钟和内核时钟，确认 PLL 已锁定且频率符合预期，然后再放开 JESD 模块。
收发器门： 用 ADC 支持的测试图案或环回，让每条已启用通道都拿到 CDR 锁定、稳定的不一致/错误计数或同步头锁定。这一步要检查极性、通道位置、插入损耗和均衡。
链路门： 8B/10B 模式下看码组同步、SYNC 行为和 ILA 内容；64B/66B 模式下看同步头和多块锁定，所选模式支持时还要看 CRC/FEC 计数器。
传输门： 把收到的配置和受控模式表逐项比对，再验证斜坡和重复图案数据。接入实时 RF 输入之前，先确认通道映射、采样宽度、符号、通道顺序和超量程位。
延迟门： 按文档规定的顺序发出 SYSREF，反复做链路复位和上下电，记录 LMFC/LEMC 位置和端到端采样延迟。
应用门： 让全速率采集数据走真实的 DSP/DMA/存储器路径，同时开启长时间错误计数、温度角点测试和并发系统流量。只有挂着片上分析仪才能工作的链路，还不算调通。

保留首次失败的证据。“没有采样”不是有用的缺陷报告；“全部八个通道都有 CDR 锁定，通道 3 累积同步头错误，SYSREF 尚未使能”才指向物理通道问题，也能避免无关的固件更改。

BOM、布局和 RFQ 控制 #

仅转换器行项目并不能保留接口。将 ADC 和 FPGA 作为一个证据组发布，其中包含：

完整 ADC 订购代码、速度选项、封装、包装格式和温度等级；
FPGA 系列、完整器件代码和速度等级，以及分配的收发器 tile；
时钟发生器、振荡器/VCXO 以及生产寄存器镜像；
ADC 寄存器/API 版本、JMODE 或模式编号以及校验和；
FPGA 工具和 JESD IP 版本、生成的配置以及许可状态；
用于互操作性工作的评估板、适配器和电缆组件；
原理图通道映射、极性反转、参考时钟引脚和 SYSREF 布线；
链路测试报告，涵盖 BER/错误计数器、复位、延迟和温度。

在 RFQ 中，AD9209BBPZRL-4G 和 ADC12DJ5200RFAAVT 都不应简写为基础系列。包装后缀会影响收货和装配；速度代码和封装代码可能改变电气设计。反过来，托盘与卷带的变更并不自动意味着可以替换硅片型号或速度等级。请说明哪些包装替代方案在商业上可接受，哪些元件变更需要工程批准。

PCB 评审时，要把每条通道都当作绑定组的一部分。保持 FPGA 和 ADC 参考平面，避免残桩，保留 AC 耦合和端接假设；速率要求时，用封装和连接器模型仿真完整通道。时钟和 SYSREF 走线有各自的偏斜和噪声约束，不能因为频率低于串行通道就当作空闲的低速网络。

结论 #

FPGA 与 ADC 之间的 JESD204 接口要成功，必须把选定的转换器模式落实为一套受控实现：ADC 寄存器配置准确、通道与编码参数准确、收发器布局经过验证、时钟同源、链路状态可观测、采样映射可复现。如果现有已认证转换器和已验证的通道速率能让 JESD204B 成为风险最低的方案，就选 B。如果所选转换器模式和 FPGA tile 支持 JESD204C，且其更高速率或 64B/66B 能带来可量化的系统收益，就选 C。无论选哪种，都要随 BOM 一并给出完整订购代码和验证证据；“JESD 兼容”不能作为替代料的批准依据。

官方参考 #

最终设计决策请以原厂数据手册及获批准的工程资料为准。