FPGA高速DAC与射频前端设计 | LimChip 行业洞察

先确定 RF 输出指标，再看 DAC 标称速率 #

FPGA 到 DAC 的设计要打通两个接口：一是数字发射端到转换器，二是转换器输出的模拟 RF 路径。串行链路可能对齐得毫无问题，但插值方式、NCO 频率、重建滤波器、输出匹配或时钟相位噪声只要有一项选得不对，实际输出的频谱就没法用。反过来，DAC 数据手册再漂亮，也救不了所选 FPGA 收发器 tile 无法留有余量提供的 JESD 传输模式。

本文面向选型发射链的 RF/数字硬件工程师，也面向负责 BOM 的人——他们需要可订购的转换器、经过验证的 FPGA 接口，以及明确的替代料范围。原理图发布前必须定下来的是：目标 RF 频段在哪里产生？用哪种转换器模式承载采样？拿什么证据证明实际连接器处的输出达标？

配套的 FPGA 时钟树指南讲的是相干时钟和 SYSREF 基础，FPGA JESD204B/C ADC 接口指南讲的是反方向。本文只讲 DAC 发射路径、数字上变频的选择以及模拟侧的交接，不涉及任何未公开的加速器或无线电 BOM。

在 FPGA、JESD 接收器和 RF 频谱之间确定统一的数据速率方案 #

在生成 FPGA IP 之前，将以下值写入接口控制文档：基带采样率、实数或复数采样、采样位宽、使能通道、DAC 插值、NCO 位置、DAC 更新率、JESD 参数、编码、lane 数量和 lane 速率。应以 DAC 数据手册及其允许的模式表为准，而不是根据系列标称速率推算出的速率。

对于选定的 JESD 模式，仍可用以下公式进行交叉校验：

lane 速率 = 输入采样率 × M × N' ÷ L × 编码开销

8B/10B 编码取 10/8，64B/66B 编码取 66/64。该等式用于校验已声明的模式，并不能据此构造出合法模式。插值可降低给定 DAC 更新率下 FPGA 所需的采样流，而 DUC/NCO 则在 DAC 的频谱内搬移目标信号。但这两项操作都不能省去对镜像、模拟带宽、输出网络损耗和时钟噪声的考量。

ADI 目前的 AD9177BBPZ 是一个有代表性的宽带器件：它被标记为推荐用于新设计，集成了四个 16 位 DAC 内核和一个八 lane JESD204B/C 接收器。产品页面标明 B 模式下最高 15.5 Gbps、C 模式下最高 24.75 Gbps、最大 DAC 速率 12 GSPS、可用模拟带宽 8 GHz。这些是器件本身的限制，并不代表每块板子的叠层、每种 FPGA 等级或每个 RF 输出网络都能支持相同的工作点。

设计决策	需要锁定的内容	常见错误捷径	需要保留的证据
基带表示	实数/复数、I/Q 顺序、N'、通道和采样顺序	不检查 DAC 映射器就把每两个词称为“I/Q”	FPGA 传输 RTL/IP 设置和转换器模式寄存器镜像
插值和 DUC	插值比、NCO 频率、增益和 profile 切换行为	将插值视为 RF 滤波器	频谱方案、数字滤波器响应和模拟滤波器要求
JESD 传输	L、M、F、S、编码、子类/链路数量和 lane 速率	仅按总 GSPS 选择 DAC	转换器模式表加上 FPGA TX 能力和引脚/tile 布局
RF 输出交接	输出模式、匹配、耦合/DC 路径、滤波器和测量平面	将裸片处的 DAC SFDR 当作连接器性能来引用	原理图、布局评审和校准输出测试记录

规格较小的现行 AD9166BBPZ 则体现了另一种边界。ADI 将其标注为推荐用于新设计，并说明它采用 16 位 JESD204B 接口，最多八 lane、速率达 12.5 Gbps，具备插值选项以及 DC 耦合、50 欧姆匹配的输出路径。如果系统正好匹配它仅支持 JESD204B 的接口和输出架构，它可能是更直接的选择。但它并非 AD9177 的引脚兼容或模式兼容替代品。

布局模拟路径之前，先确定 RF 分区 #

常见分区有三种。直接 RF DAC 在转换器输出端直接产生目标频段，因此需要输出网络来控制镜像以及相关奈奎斯特区。基带或 IF DAC 则驱动外部上变频器，其滤波和增益方案必须防止混频器受到无用信号能量影响而进入压缩。多通道转换器可以把数字 DUC 放在靠近 DAC 内核的位置，但这并不意味着外部功率放大器、开关、双工器或天线接口也属于转换器的验证范围。

具体选哪种分区，取决于通道数、瞬时带宽、频率规划、相位相干要求、输出功率目标，以及接收器或 PA 的保护需求。这里不要把话说大：AD9177 文档中提到的下游 PA 保护电路和温度监控器属于转换器自身特性，不能替代系统级的 RF 功率、散热或法规测试。

数字时钟与模拟时钟必须描述同一时间基准 #

在确定性多器件设计中，FPGA 发射端、DAC 的 JESD 接收端、采样时钟和 SYSREF 策略共同构成一个时序系统。AD9177 支持多芯片同步，并提供 SYSREF 输入；其数字上变频和跳频功能意味着初始化状态、触发源和 profile 序列都属于测试流程的一部分。除非器件文档明确指出本地 GPIO 脉冲是经过验证的机制，否则不要用它触发，也不要把结果称为相位相干。

对于 F-Tile 实现，Altera 现行的 JESD204B 发射端指南指出，Subclass 1 的 `txlink_clk` 必须来自核心 PLL，而不能取自 PHY 时钟输出，否则 SYSREF 无法被正确采样。这个例子说明，仅凭“收发器已锁定”并不足以作为证据：生成的 IP、时钟源和同步模式必须相互匹配。

分层验证，让干净的频谱有据可查 #

调试应从有限的数字事实出发，逐步推进到经过校准的模拟结果：

验证 FPGA 发送端。 确认 PLL 锁定、通道极性、复位握手、链路状态、错误计数器和发送的测试码型。保存确切的 IP 版本和约束。
验证转换器传输与映射。 回读 DAC 模式，确认帧映射与预期的 I/Q 和通道顺序一致。ADI 提供 JESD204x 帧映射生成器和 DAC 配套传输 RTL 生成器；生成的逻辑仍需硬件验证。
验证时序可重复性。 重复复位、SYSREF 和配置文件变更测试。对于多通道工作，应在多次启动中比较相位和延迟，而不是只记录一次结果理想的采集。
验证模拟交接。 在规定的连接器和带宽下，使用经过校准的分析仪、正确的衰减和明确的参考电平。记录与产品相关的载波、镜像、杂散、谐波、噪声和邻道指标，而不是一张未说明条件的截图。
覆盖真实工作角。 使用预期的时钟源、电源配置、温度、输出负载、附近开关活动和 RF 前端状态重新检查。评估板只能证明其所述配置下的性能，不能自动作为新 PCB 的证据。

ADI 的 EVAL-AD9081 资料可作为开发参考：该板卡自带器件与 FPGA 工作所需的时钟，配套的 ADS9-V2EBZ 采集/发送板也是专为高速 JESD204B/C 转换器设计的。但仅仅因为器件同属 MxFE 生态，它并不因此就成为 AD9177 的已批准参考设计。做任何比较时，都要注明具体的评估板、软件版本和器件模式。

仅凭系列名称无法确定的 BOM 选型 #

项目	列出并核对	为何会改变系统决策
AD9177	AD9177BBPZ 或 AD9177BBPZRL；324 球 15 mm × 15 mm BGA_ED	`RL` 是包装标识。选定器件后，也就确定了支持 B/C 的八通道接收机及其电源、散热和布局评审。
AD9166	AD9166BBPZ 或 AD9166BBPZRL；封装和包装按当前 ADI 订购表	它采用不同的 DAC/输出架构和 JESD204B 接口，不能当作直接替代。
FPGA	完整 OPN、速度等级、封装、收发器 tile 分配和生成的 JESD TX IP 版本	同一系列中，不同器件的通道速率、bank 和时钟资源可能差别很大。
时钟和 RF 链路	确切的时钟 IC/振荡器、滤波器、增益模块、巴伦或匹配、开关和 PA OPN	这些决定相位噪声、杂散、损耗、压缩和测试配置。

RFQ 应包含完整的制造商 OPN、所需包装、工作温度、已批准的 FPGA 配对、目标转换器模式、已验证的板卡或测试参考、请求数量以及任何批次/日期码约束。除非替代料的封装、电源、寄存器程序、传输模式、时钟和 RF 测量均已明确批准，否则应将其视为工程变更请求。

结论 #

FPGA 并不是简单地“馈送一个快速 DAC”。它向转换器提供一种受控的传输模式，而转换器的插值和 NCO 设置会生成特定的 RF 频谱，随后是必须在其实际交接点进行测量的模拟网络。当其当前 B/C 通道能力、四 DAC 架构和宽带 RF 角色符合模式及电源/散热预算时，选择 AD9177；只有当其不同的 JESD204B 和输出边界是有意为之的，才选择 AD9166。无论哪种情况，在确定 BOM 之前，都要冻结数据速率方案、相干时序和输出验证方法。

官方参考资料 #

最终设计决策请以原厂数据手册及获批准的工程资料为准。