FPGA时钟树设计：抖动、PLL与SYSREF

先确定时序契约，再选时钟 IC #

与高速 ADC 或 DAC 通信的 FPGA 板并不只有“一个时钟”，而是存在一份时序契约，涉及转换器采样时钟、FPGA 收发器参考时钟、JESD 器件时钟或内核时钟，以及在需要确定性延迟时的 SYSREF 边沿。时钟树即使满足了所有标称频率，仍可能失败，原因可能是积分抖动过高、输出标准不对，或者 SYSREF 被捕获时距离器件时钟边沿太近。

因此，实际的设计顺序是：

确定转换器性能和确定性延迟要求。
根据所选链路模式推导出每个时钟频率和相位关系。
在每个接收引脚处分配抖动、偏斜和建立/保持裕量。
选择时钟架构和确切的可订购器件。
在硬件上、在温度下、在负载下验证已编程状态。

这是与 FPGA 供电相互独立的系统决策。配套的 AMD-Xilinx FPGA 供电指南介绍电源轨规划和上电时序；本文讨论的是这些电源轨稳定之后的参考信号和时序信号。

这些时钟确定之后，FPGA JESD204B/C ADC 接口设计指南会说明转换器模式、串行通道、FPGA 传输逻辑和确定性延迟如何共同构成一份受控的接收路径约定。

反方向的设计可参考 FPGA 高速 DAC 和 RF 前端设计指南，其中把同样的时序约束方法用于 JESD 发送器、DAC 插值和 RF 输出路径。

对于 PCIe 端点或根端口设计，FPGA PCIe Gen4/Gen5 时钟和重定时器指南将 100 MHz 参考时钟模式与重定时串行通道预算分开讨论。

概念性 FPGA 和转换器时钟树，显示参考、双环路 PLL、器件时钟和 SYSREF 分配

选择 PLL 之前先做三项预算 #

1. 采样抖动预算 #

对于对正弦波采样的 ADC，总 RMS 时序抖动带来的理论 SNR 上限为：

SNRjitter = -20 log10(2π × fin × tjitter)

TI 官方的 RF 采样 ADC 时钟优化就用到了这一关系，并指出模拟输入频率越高，时钟抖动项的影响越大。以 1 GHz 输入为例，100 fs RMS 总抖动对应的仅抖动限值约为 64 dB。这本身并不是时钟芯片的规格目标：转换器孔径抖动、振荡器噪声、PLL 噪声、分配缓冲器噪声和板级耦合都会在采样点叠加，对于不相关的贡献通常按均方根求和。

积分带宽要按转换器分析的要求来选。在 12 kHz 至 20 MHz 范围内测得的“44 fs”或“54 fs”标称值，不能直接与在另一带宽内积分或在另一输出频率下测得的数值比较。相位噪声图、杂散和预期载波频率应与单一 RMS 数值一起纳入同一评审。

2. 频率和相位预算 #

列出每一个接收端，而不仅仅是每一个频率：

目标	时钟任务	设计问题
ADC 或 DAC 采样输入	设定采样时刻	什么样的抖动和相位噪声频谱能保持转换器的 SNR 或 EVM？
FPGA 收发器参考输入	为串行收发器 PLL 提供参考	FPGA 需要什么频率、输入标准和器件 bank 位置？
JESD 器件/内核时钟	为链路逻辑提供时钟	所选 IP 配置要求与通道速率、帧时钟或链路时钟成什么精确比率？
FPGA 逻辑阵列/控制时钟	运行寄存器和控制逻辑	能否在本地派生，而不污染采样路径？
FPGA 和转换器处的 SYSREF	在 Subclass 1 中对齐 LMFC/LEMC 边界	允许什么频率、脉冲模式、偏斜和捕获裕量？

两个 250 MHz 输出并不能随意互换。一个可能是低噪声转换器时钟，另一个可能是采用不同接收标准的 FPGA 内核时钟，第三个则可能要求在每次同步事件后具有确定的相位。在时钟树工作表中记录每个输出的接收引脚、标准、端接、分频器和延迟设置。

3. 启动和故障预算 #

时序契约必须写明上电、参考丢失、PLL 重新锁定和 FPGA 重新配置之后各自会发生什么。要确定哪个参考是主参考、备用参考能否无缝切换、保持功能如何使用、软件检查哪些锁定和信号丢失标志，以及 SYSREF 是只发一次、以 N 发脉冲串形式发出还是连续发出。如果一块板子只有手动重写寄存器之后才能同步，那它的启动设计就是不完整的。

为什么双环路时钟净化器很常见 #

一种常见的高性能架构是：PLL1 搭配外部 VCXO 跟踪并净化系统参考，再由 PLL2 配合集成 VCO 合成高频输出。第一环路带宽窄，抑制带宽之外的参考噪声；第二环路负责倍频和分配。但这样并不会自动得到低抖动：VCXO 相位噪声、两个环路滤波器、PFD 速率、VCO 选型、分频比、电源噪声和输出驱动器模式，都会影响最终频谱。

只有当输入参考和频率规划都支持时，才使用单环路或仅分配模式。绕过某个环路固然能少一个噪声来源，但该环路的净化或转换功能也随之消失。要在制造商工具中按实际配置建模，并用与转换器预算相同的输出频率、驱动器模式和积分带宽来验证。

SYSREF 是对齐事件，不是另一个自由运行时钟 #

在 JESD204B/C Subclass 1 中，SYSREF 确定了逻辑器件与转换器共用的确定性时序边界。AMD 目前的 JESD204C 指南指出，SYSREF 是主时序参考，必须与内核时钟同步捕获；其允许的周期还取决于 IP 数据路径和线路编码。Intel 公开的 AD9081 JESD204C 硬件示例同样建议，为 ADC 和 FPGA 提供器件时钟的时钟发生器，也应同时为这两个器件提供 SYSREF。

以下四条规则可避免许多上电启动故障：

器件时钟和 SYSREF 都应从同一相干源派生。用 FPGA 的 GPIO 脉冲来替代时钟芯片的 SYSREF 输出，无法保证确定性。
SYSREF 频率要满足转换器与 FPGA IP 之间的整数关系。若要从评估板照搬频率，必须连同其完整的 JESD 模式一起照搬。
确保 SYSREF 边沿落在每个接收器的有效捕获窗口内。使用时钟 IC 的粗调或细调延迟时，需先计入 PCB 走线飞行时间、接收器要求和温度裕量。
如果器件支持，且对齐后不再需要连续 SYSREF，优先选用单次或 N 次模式。连续 SYSREF 便于观察，但会引入另一个周期性干扰源，必须检查其耦合和杂散。

AMD JESD204C SYSREF 时序文档和 Intel 的 JESD204C AD9081 硬件设置可作为实现时的参考，但都不能替代设计中具体转换器、FPGA 系列、收发器 tile 和所生成 IP 版本的限值。

当前可选时钟 IC 及确切可订购型号 #

下表是需求映射，并非声称某一器件可以即插即用地替代另一器件。规格来自当前制造商页面和数据手册，检查日期为 2026 年 8 月 8 日。

器件	当前制造商定位	时钟树适配性	确切订购代码和封装边界
Analog Devices HMC7044B	推荐用于新设计	双环抖动衰减器；最多 14 个可配置输出，最高 3.2 GHz，JESD204B/C SYSREF；在 2457.6 MHz 下、12 kHz–20 MHz 范围内典型 44 fs	HMC7044BLP10BE 和 HMC7044BLP10BETR；68 引脚 10 mm × 10 mm LFCSP_VQ，−40°C 至 +85°C
Analog Devices AD9528	推荐用于新设计	双环时钟发生器，具有 14 个 LVDS/HSTL 输出和内部单次、N 次或连续 SYSREF；当其输出标准和较低的最大频率适合时有用	AD9528BCPZ 和 AD9528BCPZ-REEL7；72 引脚 10 mm × 10 mm LFCSP，−40°C 至 +85°C
Texas Instruments LMK04832	量产中	双环 JESD204B 时钟净化器；14 个差分器件时钟/SYSREF 输出加缓冲振荡器输出，最高 3.255 GHz；在 2.5 GHz 下、12 kHz–20 MHz 范围内典型 54 fs	LMK04832NKDT 和 LMK04832NKDR；64 引脚 9 mm × 9 mm WQFN，−40°C 至 +85°C

生命周期状态值得留意。ADI 目前将原始 HMC7044 标注为“不推荐用于新设计”，推荐替代型号为 HMC7044B。 B 修订版据称改善了温度和电源电压边缘情况下的输出相位对齐。因此，HMC7044LP10BETR 和 HMC7044BLP10BETR 是两个不同的 BOM 标识，尽管它们的标称功能、封装外形和许多规格看起来密切相关。已发布装配件上的型号不要悄悄更换；应审查寄存器行为、认证证据和制造商的迁移指导。

AD9528 和 LMK04832 同样不是通用替代品。它们的输出标准、频率上限、延迟机制、电源架构、封装占位、编程流程和 SYSREF 行为各不相同。应先根据接收引脚和同步方案选型，再在预期配置下比较相位噪声。

能暴露真实故障的上电启动与验证流程 #

第 1 步 — 确定频率规划。 记录转换器采样率、JESD 模式、通道速率、FPGA 参考时钟、核心/器件时钟和 SYSREF 比率。将生成的 FPGA IP 配置与时钟工作表一起保存。
第 2 步 — 验证电气接口。 检查两端 LVDS、LVPECL、CML、HSTL 或 LVCMOS 的兼容性、共模、耦合和端接。“差分”并不等于完整的接口规格。
第 3 步 — 编程并观察锁定状态。 在解除 JESD 复位之前，确认参考选择、PLL1 和 PLL2 锁定、VCO 校准和信号丢失告警。
第 4 步 — 发出受控同步事件。 在代表性接收器处捕获器件时钟和 SYSREF。调整文档中给出的延迟元件，使有效捕获窗口居中，而不是仅仅让一块板启动。
第 5 步 — 重复确定性延迟测试。 多次对系统进行断电重启、复位和重新链路；比较各通道和器件之间的延迟。如果产品声称支持参考丢失和恢复，则测试该行为。
第 6 步 — 测量带载时钟。 未加载评估板 SMA 处的相位噪声不是最终板级结果。检查生产驱动模式、端接、电源和附近干扰源。
第 7 步 — 覆盖温度和电压角。 在产品工作限值下重新检查输出相位、捕获裕量和锁定行为，而不仅仅是在室温工作台上。

时钟输出应单独审查低噪声电源和回流路径。隔离开关谐波，保持差分对参考和长度受控，避免短截线，并遵循当前数据手册中的裸露焊盘和去耦布局。在 PCB 布线开始之前，必须冻结 FPGA 时钟 capable 引脚分配和收发器 bank 规则。

BOM 和 RFQ 控制 #

采购应收到包含完整订购代码的时钟树 BOM，而不是系列名称。对于每个器件，记录：

完整制造商料号和批准修订版；
封装图纸、温度等级和包装代码；
批准的振荡器或 VCXO 频率和容差；
用于验证的评估板或参考配置；
生产寄存器镜像、工具版本和校验和；
生命周期状态及其检查日期；
任何替代品是否需要 FPGA、转换器或板级重新验证。

对于 HMC7044B，后缀位置很容易误读：所需的新设计代码在 7044 之后紧跟 B。对于 LMK04832，NKDT 和 NKDR 区分包装数量；对于 AD9528，卷带型号为 AD9528BCPZ-REEL7。RFQ 应保留这些完整代码，并说明工程部门是否已批准任何替代包装或器件修订版。

结论 #

稳健的 FPGA 时钟树是一套经过验证的时序系统，而不是简单的频率扇出。要在转换器输入端预留抖动预算，梳理每个 FPGA 和转换器时钟域，以相干方式推导 SYSREF，并验证在复位、温度变化和基准故障下仍能确定性捕获。对于新的多输出 JESD204B/C 设计， HMC7044B、AD9528 和 LMK04832 是当前可选方案，它们的接口和 BOM 标识差异很大；较旧的 HMC7044 生命周期状态就是一个具体原因，说明需要重新审查，而不是原样照搬既有时钟电路。

官方参考 #

最终设计决策请以原厂数据手册及获批准的工程资料为准。