为什么 AD9361 仍是备受关注的采购料号 #
AD9361 持续出现在软件定义无线电、无线基础设施、测试设备、频谱监测和基于 FPGA 的信号处理系统中。它的吸引力不仅在于射频规格。它在一个成熟器件中集成了两个接收通道和两个发射通道、频率合成以及可编程混合信号基带，接收覆盖范围为 70 MHz 至 6 GHz，发射覆盖范围为 47 MHz 至 6 GHz，通道带宽从低于 200 kHz 到 56 MHz。
对采购团队而言，更重要的原因是设计成熟度。许多使用 AD9361 的产品已经拥有经过验证的射频前端、PCB 布局、FPGA 比特流、驱动栈和数字接口时序窗口。在参数搜索中看起来相似的元器件可能需要重新设计电路板并经历新的设计验证周期。这使得已批准的 AD9361 可订购代码比“2 × 2 射频收发器”这样的通用描述更有价值。
这就是为什么 AD9361 的需求不应被简化为一条短缺新闻标题。买家需要回答两个不同的问题：能否以所需数量和状态采购到确切已批准的器件，以及如果无法做到，项目是否真正愿意接受工程重新设计？
从确切的采购需求开始 #
常见的可订购型号 AD9361BBCZ 和 AD9361BBCZ-REEL 对应相同的核心射频器件规格，区别只在包装形式。这一差异会影响自动化装配、最小操作数量、湿度控制和收货检验流程。采购订单上只写“AD9361”，很容易在商务层面出现对不上的情况。
| 买家核查项 | 询价前需明确的内容 |
|---|---|
| 封装 | 144 球 CSP_BGA，10 mm × 10 mm，封装选项 BC-144-7 |
| 数量 | 原型、在役设备补料数量、试产或量产需求 |
| 日期码 | 可接受的年/周范围以及是否允许混批 |
| 包装状态 | 原厂密封、原装托盘/卷带、干燥包装和 MSL 证据 |
| 可追溯性 | 授权来源或有记录的公开市场监管链 |
| 检验 | 标签和顶标照片，必要时进行 X 射线或更深入测试 |
| 交付 | 目的地、截止日期以及是否接受分批发货 |
包装之所以值得关注，是因为高价值 CSP_BGA 库存可能已被拆分、重新包装，或未存放在原始防潮袋中。价格再低，也弥补不了批次无法使用的问题。下单前，买家应确认物料是否为原厂密封、批次是否一致，以及随货能提供哪些证据。
为什么 FPGA 接口增加了替换风险 #
AD9361 通过 SPI 控制，但实时 I/Q 数据并不走 SPI。该器件使用可配置的 CMOS 或 LVDS 并行数据端口，支持 SDR 或 DDR 传输，以及 1R1T 或 2R2T 通道配置。这些选择会改变数据序列、接口吞吐量，以及重建 12 位 I 和 Q 采样所需的 FPGA 逻辑。
在 LVDS 模式下，物理端口的角色是固定的：P1 用于接收，P0 用于发射。六对差分数据线承载串行化采样字以及帧和时钟信号。因此，即使 1R1T 实现和 2R2T 实现使用相同的 AD9361 封装，它们向 FPGA 呈现的字序列也不相同。
实际的采购后果很直接：更换射频收发器，受影响的远不止射频部分，还可能涉及 FPGA 引脚排列、I/O 电压、时钟、约束、HDL、软件初始化和系统测试。所以，除非工程团队确认可以，否则相关型号的收发器不能视为已批准的替代品。
AD9361 与 FPGA 时序的调整位置 #
AD9361 内部提供了一些控制手段，用于调整时钟与数据之间的相位关系。寄存器 0x006 调整接收时钟/数据时序，0x007 调整发射反馈时钟/数据关系，寄存器 0x011 则可使接收数据相对 RX_FRAME 移动。这些控制有助于把采样点落在有效时序窗口内，但不能替代受控布线和正规的板级时序分析。
在 AMD Xilinx 7 系列 FPGA 上，接收路径通常采用差分输入缓冲器、可选的 IDELAYE2，以及 IDDR 等 DDR 捕获逻辑；发射路径则采用 ODDR 等 DDR 启动逻辑、可选的 ODELAYE2 和差分输出缓冲器。HP 和 HR bank 都提供输入延迟资源，但 7 系列 HR bank 不提供 ODELAYE2。因此，如果设计依赖 FPGA 输出延迟，就必须选用合适的 HP bank，或改用其他经过验证的时序方案。
Analog Devices 的 HDL 和 no-OS 项目是有用的参考实现，但仍需与实际 FPGA 系列、HDL 版本、载板和约束集相匹配。对于重复生产或在役设备补料项目，保留已知良好的寄存器值、HDL 修订版和时序测试结果属于 BOM 控制的一部分，而不仅仅是工程归档任务。
五款相关收发器，按重新设计工作量分组 #
新设计仍有调整余地时，相关型号才有参考价值；如果采购是想让现有已认证板卡继续运行，这些型号的意义就不大。围绕 AD9361 搜索时最常出现的五款型号，可分为三组。
最接近的 AD936x 对比型号 #
AD9363 保持 2 × 2 架构和 CMOS/LVDS 数字接口，但官方频率范围为 325 MHz 至 3.8 GHz，通道带宽最高 20 MHz。新项目如果不需要 AD9361 那么宽的频率和带宽范围，可以考虑它，但不能仅凭系列名称就批准使用。
AD9364 覆盖 70 MHz 至 6 GHz，支持低于 200 kHz 至 56 MHz 的带宽，但它是 1 × 1 收发器，适用于单通道无线电，不适用于依赖 AD9361 两路接收和两路发射通道的设计。
更新的 ADI 平台 #
ADRV9002 是较新的 2 × 2 窄带/宽带收发器，频率覆盖 30 MHz 至 6 GHz，带宽 12 kHz 至 40 MHz。它采用不同的 196 球封装、软件环境和同步串行数据接口架构。这是平台迁移，而非采购替代。
ADRV9009 面向更宽带宽的 TDD、相控阵、测试和基础设施系统。它支持高达 200 MHz 的接收带宽，并使用 JESD204B 数据路径。其封装、时钟、电源和 FPGA 收发器要求使其处于与 AD9361 不同的硬件架构中。
跨厂商 SDR 选项 #
Lime Microsystems 的 LMS7002M 是一款 2 × 2 现场可编程射频收发器，覆盖 100 kHz 至 3.8 GHz，并广泛与开放 SDR 平台相关联。在系统架构选型时可予以考虑，但其引脚排列、数字接口、校准、驱动程序和射频行为均不同。它不是可直接替换的 AD9361 替代品。
| 候选方案 | 值得评估的主要理由 | 采购分类 |
|---|---|---|
| AD9363 | 2 × 2 AD936x 设计，距离/带宽需求有所降低 | 同系列产品；需工程批准 |
| AD9364 | 新单通道无线电，需要高达 56 MHz 带宽 | 通道数变化；需工程批准 |
| ADRV9002 | 新的低功耗窄带/宽带无线电平台 | 需整体平台迁移 |
| ADRV9009 | 新的高带宽 JESD204B 系统 | 需整体平台迁移 |
| LMS7002M | 跨厂商 SDR 架构对比 | 需跨厂商全面重新设计 |
何时应继续采购 AD9361 #
在以下情况下，继续采购已通过认证的 AD9361 通常风险更低：
- PCB 布局和 FPGA 引脚定义已冻结；
- FPGA 比特流和驱动版本已完成验证；
- 产品已通过客户、法规或内部审批；
- 需求为在役设备补料或重复生产；
- 项目无法再承受一轮射频和数字接口验证。
如果电路板尚未发布、通道数或带宽需求已变化，或者项目已为新 PCB、FPGA、软件和射频验证预留了预算和排期，那么评估另一款收发器就更合理。把这两种情况区分开，可以避免“替代品”的采购申请不知不觉变成计划外的重新设计。
AD9361 RFQ 实用核对清单 #
一份有效的 RFQ 应写明完整的可订购代码、目标数量、可接受的日期码范围、托盘或卷带要求、目的地和交付截止日期，还应说明是否必须原厂密封包装、能否接受混批，以及发货前需要提供哪些照片或检验记录。
对于现有设计，应写明已批准的制造商；除非工程部门已授权审查，否则不要把 AD9363、AD9364、ADRV9002、ADRV9009 或 LMS7002M 列为商业替代品。对于新设计，这些候选型号可以单独报价，以免把商业可用性与工程适用性混为一谈。
LimChip 可以按买方的确切需求，核实可用的 AD9361BBCZ 和 AD9361BBCZ-REEL 批次、日期码、包装状况、标签照片、可追溯性、当前价格和发货时间。请通过 AD9361 RFQ 表单 提交完整需求，这样商业核查从一开始就能对应正确的器件和包装格式。
来源 #
- Analog Devices。AD9361 产品页面与 RF Agile Transceiver 数据手册——频率覆盖范围、带宽、通道架构、接口和封装。
- Analog Devices。AD9361 参考手册 UG-570——LVDS 端口角色、DDR 数据格式和接口时序控制。
- Analog Devices。AD9361 Linux 驱动定制指南、no-OS 数字接口函数 和 ADI HDL 仓库——配置、数字调谐和参考 HDL。
- AMD。7 系列 FPGA SelectIO 资源用户指南 UG471——IDELAYE2、ODELAYE2、IDDR/ODDR 以及 HP/HR bank 资源差异。
- Analog Devices。AD9363、AD9364、ADRV9002 和 ADRV9009 产品页面——相关收发器规格和接口区别。
- Lime Microsystems。LMS7002M 产品概述——频率覆盖范围、带宽和 2 × 2 架构。