先确定板卡需要 PHY 还是 retimer #

“以太网 PHY”和“retimer”经常出现在同一个原理图搜索里，但它们解决的问题不同。PHY 终结一个已定义的以太网物理接口，可提供自协商、链路训练、电缆诊断、时序或 MACsec。retimer 则是通道中段的信号调理器：它恢复时钟、重塑波形，再发出更干净的串行信号。它无法把任意 FPGA 收发器数据流变成符合标准的铜缆或光以太网端口。

这一界限如今很重要，因为当前 FPGA 系列集成了以太网协议栈的更多部分。AMD Versal MRMAC 和 Altera Agilex 7 F-Tile 器件可将 MAC、PCS、FEC 和高速 PMA 功能集成在 FPGA 封装内。Altera 的 F-Tile 26.1.1 文档于 2026 年 8 月更新，涵盖 10 GbE 到 400 GbE 配置以及多种 NRZ/PAM4 通道映射。因此，外部器件要根据剩余的物理问题来选，而不是看端口标称的聚合速率。

实际做设计评审时，先用一句话概括：FPGA 提供这样的电气接口和通道映射；板卡必须通过这条实测通道到达该介质或模块。

如果这句话一侧写的是 RGMII 或 SGMII，另一侧是 1000BASE-T 双绞线，那板卡上就需要一颗铜缆 PHY。如果写的是 FPGA PMA 与 QSFP28 模块之间匹配的 25.78125 Gb/s 通道，那只有在通道预算或抖动分配有要求时才需要 retimer。如果写的是 10GBASE-KR、精密时序或 MACsec，那串行以太网 PHY 可以承担透明 retimer 无法承担的协议功能。

区分 FPGA 铜缆 PHY 路径与高速直连或 retimed 模块路径的决策图
区分 FPGA 铜缆 PHY 路径与高速直连或 retimed 模块路径的决策图

FPGA 时钟树指南介绍了参考时钟抖动和时钟分配。光模块采购指南涵盖模块传输距离、波长和供应商认证。本文讨论的是 FPGA 引脚与外部介质之间的电气和协议边界。

冻结以太网协议栈和通道映射 #

不要发布只标了一个“100G PHY”框图的原理图。要记录每一层分别位于哪个器件中。MAC、PCS、FEC、PMA 和 PMD 各自归属哪个器件，需要分别决定，即使供应商把它们作为一个子系统来宣传。

板卡路径FPGA 侧接口约定外部器件角色选型依据
10/100/1000BASE-T 铜缆MII/GMII/RGMII 或 SGMII MAC 侧接口铜缆 PHY 提供 PCS/PMA/PMD、自协商和双绞线接口MAC 时序、PHY 配置引脚/寄存器、磁性元件、合规性和电缆测试
10G 串行以太网及策略功能XFI/SFI 或其他有文档记录的串行主机接口串行 PHY 可增加 10GBASE-R/W/KR 处理、链路训练、PTP 和 MACsec精确模式表、时钟、延迟、安全密钥流程和线路侧测试
25G/100G 可插拔光模块或 DACFPGA MAC/PCS/FEC/PMA 映射到模块的电气通道通道预算满足则直连；仅在需要传输距离/抖动重置时使用 retimer通道速率、调制、FEC 模式、损耗/串扰模型和 BER 裕量
200G/400G 模块或背板来自 FPGA tile 的精确 NRZ/PAM4 通道数和符号率仅在拓扑需要时使用速率匹配的 retimer、gearbox 或外部 PHY每通道波特率、gearbox 归属、训练行为和端到端合规性

聚合速率不能作为选型依据。“400G”既可以指八条约 53 Gb/s 的 PAM4 通道，也可以指四条约 106 Gb/s 的 PAM4 通道，主机侧与介质侧的映射方式还有其他组合。Altera 目前的 F-Tile 架构就把这一区别摆得很清楚：FGT PMA 覆盖 NRZ 最高 32 Gb/s、PAM4 最高 58.125 Gb/s，而 FHT PMA 可扩展到 96–116 Gb/s PAM4。56 Gb/s 级别的 retimer 能匹配前一类通道，却匹配不了后一类——不能因为两者都承载 400 GbE 流量就混为一谈。

FPGA 封装和速度等级同样会限制可选方案。需要确认哪些 PMA 引出了引脚、哪些通道可以共用 PLL、以太网硬核 IP 是否占用了这些通道，以及所需的 FEC 和 PTP 选项在所选 tile 上是否支持。AMD 目前的 Versal MRMAC 指南也做了类似区分：AXI4-Stream 客户端侧、面向 Flex Port/PHY 的模式，以及所支持的 GTY、GTYP 或 GTM 收发器。从其他器件或工具版本照搬过来的框图，不能当作引脚定义的依据。

根据协议归属选择铜缆或串行以太网 PHY #

如果 FPGA MAC 要经磁性元件和双绞线驱动 10BASE-Te、100BASE-TX 或 1000BASE-T，就必须使用铜缆 PHY。模拟线路发送、接收均衡、自协商和链路状态都由它负责。MAC 侧接口则决定了 FPGA 的 I/O 和时序要求。

TI 目前将 DP83867CRRGZR 列为在产产品：48 引脚、7 × 7 mm VQFN 封装的 1000BASE-T PHY，支持 0°C 到 70°C，接口为 RGMII。DP83867ISRGZR 是在产的工业温度版本，支持 RGMII 和 SGMII，温度范围为 −40°C 到 +85°C。这两者不能当作可互换的 BOM 行：CR 与 IS 的区别在于 MAC 接口和温度范围，而末尾的 R/T 后缀则决定卷盘数量。此外，RGMII 时序还要求 PCB 与寄存器配置在延迟由 MAC、PHY 还是走线插入这一点上保持一致。

在 10G 速率下，外部串行 PHY 能承担的不只是模拟侧的传输距离。Microchip 将在产的 VSC8258YMR-01 列为四端口 1G/10G 串行以太网 PHY，采用 17 × 17 mm、256 引脚 FCBGA 封装。其文档记载的主机/线路功能包括 XFI/SFI、10GBASE-R/W、双端 10GBASE-KR 行为、IEEE 1588 时序和 MACsec。该器件适用于需要这些协议和时序功能的设计，不能简单视作“更强的 retimer”；当系统依赖其训练、安全或时序状态时，也不应改用透明 retimer 替代。

无论哪一类 PHY，都需要冻结：

  • 主机接口、总线宽度、电压以及参考时钟由谁提供；
  • 线路介质、传输距离、磁性元件或模块规格；
  • 自协商、链路训练、FEC 和环回模式；
  • MDIO 地址、strap 状态、复位时序和生产寄存器镜像；
  • 对时序精度有要求时，PTP 时间戳点和延迟补偿；
  • 启用安全功能时，MACsec 密钥归属和故障策略；
  • 温度等级、封装、包装代码和供应商生命周期状态。

通道预算允许时才加 retimer #

当两个原本兼容的串行端点之间的无源通道无法在可接受的生产裕量下满足接收眼图和抖动预算时，才有必要使用 retimer。它不能替代协议栈定义。

无源模型要基于实际的 FPGA 封装引出、过孔、走线长度、连接器、笼子、电缆或背板以及模块主机连接器来构建，并纳入制造偏差、串扰和温度的影响。然后将相关奈奎斯特频率处的损耗与发送器、接收器和信号调理器的能力进行比较。布局位置很关键：CDR 器件会在其所在位置重置抖动预算，因此可以用两段较短的受控通道替代一段长通道。

TI 将 DS280DF810ABVR 列为在产、量产、八通道重定时器，采用 8 × 13 mm、135 球 FCCSP 封装，工作温度范围为 −40°C 至 +85°C。其通道锁定范围为 20.2 至 28.4 Gb/s 以及有文档说明的子速率，并提供自适应 CTLE/DFE、发送 FIR、CDR、眼图监视器和 PRBS 发生器/校验器。因此，对于匹配的 25G 级通道和 QSFP28 时代的 100G 路径，它是一个具体可选的方案，但取决于确切的接口模式。

TI 的在产 DS560DF810ALUT 是一款八通道 56 Gb/s 级重定时器，采用相同的 8 × 13 mm 本体等级。它支持 NRZ 和 PAM4 符号速率，范围为 19.6 至 28.9 GBd，增加了 RX FFE/DFE、TX FFE、眼图/PRBS 诊断以及可选的 NRZ/PAM4 变速器行为。它可服务于有文档说明的 400 GbE 通道配置，但不覆盖四通道 106.25 GBd 主机接口。完整 OPN 也很重要：ALUT 是 250 件编带卷盘选项；ALUR 是 1,000 件选项。

以下三个边界条件，常常会让一款本来有吸引力的重定时器出局：

  • 链路训练。 TI 的 25G/28G 选型说明指出，重驱动器会传递训练幅度信息，而重定时器不实现标准中的训练逻辑。如果背板依赖 Clause 72 训练，就必须把它当作端到端系统来审查，不能只看损耗预算。
  • 调制方式与变速器归属。 NRZ 和 PAM4 规范既用比特速率，也用符号速率。要确认转换究竟发生在 FPGA、重定时器、模块还是外部 PHY 中。
  • FEC 透明传输与终接。 重定时器可以透传编码串行流，而 PHY 或 FPGA 模块可以终接并重新生成 FEC。错误计数器必须在拥有码字的那一层读取。

时钟、固件和电源也是链路的一部分 #

以太网通道并不止于差分对。发布设计还包括参考时钟、复位、低速管理和电源。

参考时钟频率、抖动、扩频策略和启动时序，要依据 FPGA 和外部器件的数据手册来分配。带 CDR 的重定时器做数据恢复时可能不需要外部低抖动参考时钟，但它的管理时钟、EEPROM 启动和复位仍有定时要求。PHY 可能生成恢复时钟或同步时钟，但只有当接收逻辑、抖动传递和 PTP 架构确实用到这个输出时，它才有意义。

归档完整的初始化镜像。仅靠 strap 默认值，通常不足以支撑高速量产链路。记录 MDIO/I²C 事务、固件版本、EEPROM 校验和、通道极性与交叉点映射、TX 预设、自适应设置、中断掩码和故障恢复策略。如果 FPGA 支持运行时重配置，需明确哪些设置可以在不重置远端模块、不中断流量的前提下更改。

电源完整性同样会反映在链路裕量上。为每路电源做好预算，放置所需的去耦电容，并在最小和最大斜坡条件下检查启动。重定时器和 PHY 的结温应在实际气流中测量；器件一旦超出温度或电源限值，自适应均衡也无法补偿。

从模拟通道到以太网计数器进行验证 #

收发器环回中 PRBS 通过是必要条件，但还不够。它可能绕过产品实际使用的外部 PHY、模块、训练状态或 FEC 路径。验证应逐层推进到可观测层，并保持与量产相同的通道映射、时钟方案和固件镜像。

从无源通道和 CDR 锁定，经 PCS 和 FEC 计数器，到数据包流量和环境恢复的验证阶梯
从无源通道和 CDR 锁定，经 PCS 和 FEC 计数器，到数据包流量和环境恢复的验证阶梯
检查项测试与证据可隔离的故障归属
无源通道提取/仿真的插入损耗、回波损耗和串扰；首批样品的 TDR叠层、过孔、连接器、封装焊盘和装配
PMA 和重定时器每通道的 PRBS BER、CDR 锁定、眼图监视器、自适应值和极性映射电气可达距离、通道映射、时钟和信号调理器设置
PCS 和 FEC块锁定、对齐标记状态、已纠正/未纠正码字和通道偏斜计数器模式、通道顺序、FEC 选择和边缘串行通道
自动协商/训练通告能力、训练系数、完成和重试日志对端兼容性、预设处理和通道中间行为
MAC 流量最小/最大帧、暂停、时间戳流量和线速压力MAC 配置、CDC、缓冲和 PTP 数据路径
环境/恢复电压角、热浸、电缆/模块插拔、复位和故障注入裕量漂移、时序和固件恢复

两个方向都要测。某条接收通道裕量不足，可能被聚合的包计数器掩盖；而某一对收发线序接反，实验室仪器能纠正，量产模块却纠正不了。要在绑定和 FEC 合并结果之前，先采集每条通道的证据。

对于重定时设计，应在有代表性的硬件上比较三种配置：预期的重定时器设置、物理上可用的旁路或直通路径，以及加压损耗/抖动。这样才能看出该器件是真正增加了裕量，还是仅仅改变了故障出现的位置。热浸之后，再用量产实际使用的笼子、连接器和模块重复测试。

将 FPGA、PHY 或重定时器作为一个受控接口发布 #

只写“一个 100G 重定时器”的 RFQ 没法执行。受控 BOM 包应包含：

  • FPGA 系列、完整 OPN、封装、速度等级和以太网 IP/工具版本；
  • 聚合端口速率、每通道速率、通道数、NRZ/PAM4 模式和 FEC；
  • 主机和线路接口名称、介质、模块外形尺寸和传输距离；
  • 完整 PHY 或 retimer OPN、封装、等级、包装数量和配置镜像；
  • 通道损耗模型、连接器/笼架版本和已批准的 PCB 叠层；
  • 所需的诊断、PTP、MACsec、训练、gearbox 和故障切换功能；
  • 合格模块/线缆清单以及用于批准每个项目的实验室证据；
  • 替代规则，用于确定哪些变更需要 SI、协议、环境或安全重新验证。

不要只凭通道数和最大数据速率就批准替代品。 引脚兼容的信号调理器，CDR 行为或链路训练支持可能不同；PHY 变体在 MAC 接口、温度范围、时序或安全方面也可能有差异。采购时应将确切的订购代码与受控接口比对，而不是拿分销商的简写描述来比对。

结论 #

板卡需要介质端接或协议控制时，用以太网 PHY： 双绞线转换、自动协商、链路训练、时序或 MACsec。只有当两个本就兼容的高速端点需要实测的信号完整性和抖动复位时，才用 retimer。如果 FPGA 到模块的通道已经以生产裕量闭合，两者都不用。

站得住脚的选型，从 FPGA 确切的 MAC/PCS/FEC/PMA 配置入手， 再冻结每通道的电气契约、介质和验证证据。 做完这些，BOM 才应写上 DP83867CRRGZR、DP83867ISRGZR、 VSC8258YMR-01、DS280DF810ABVR、DS560DF810ALUT 或其他合格器件。

官方参考资料 #

最终设计决策请以原厂数据手册及获批准的工程资料为准。