HBM 究竟是什么 #

高带宽内存（HBM）是将多层 DRAM 裸片通过硅通孔（TSV）垂直键合而成的堆栈，安装在硅中介层上、紧邻处理器。HBM 不靠一条又窄又长的走线把数据送到独立的 DDR 模组，而是把一条极宽的内存总线（如今为 1024–2048 位）放在距离计算裸片一毫米处。正是这条又短又宽的路径，让单个 HBM 堆栈能提供数百 GB/s 乃至超过 1 TB/s 的带宽，同时功耗远低于等效的 GDDR 或 DDR 接口。

想了解引脚定义和带宽路径细节、并与 DDR4/DDR5 对比的读者，可参阅专门的架构对比文章。本文讨论的是更难的问题：HBM 实际上是如何制造的，为什么只有极少数公司能制造它，以及这对采购意味着什么。

三道制造关口 #

一个 HBM 堆栈不是单一产品，而是三项彼此独立、且按顺序相互依赖的制造能力的产物。缺少其中任何一项，就没有 HBM——无论你拥有多少封装产能或资本。

从 DRAM 晶圆到出货 HBM 堆栈的三道顺序关口
从 DRAM 晶圆到出货 HBM 堆栈的三道顺序关口

关口 1——先进 DRAM 裸片 #

HBM 堆栈中的基础裸片不是大宗 DRAM。HBM3E 基于约 1b nm 级 DRAM 工艺制造；HBM4 则向 1c nm 及更先进节点推进。这些是量产中最先进的 DRAM 节点，比 PC 和服务器所用的主流 DDR4/DDR5 领先数代。

关口所需能力中国目前所处位置（据报道）
先进 DRAM 裸片1a / 1b / 1c nm 级 DRAM 工艺CXMT 量产 17–19 nm 级 DDR4 / LPDDR4X——大约落后 HBM 级 DRAM 3–4 个工艺节点
TSV 堆叠10:1+ 深宽比刻蚀 + 无空洞 Cu 填充刻蚀机和电镀设备大多落入美国 2022 年 10 月出口管制范围
CoWoS 封装台积电独家的 2.5D 中介层 + GPU 集成长电 / 通富 / 华虹处于 FC-BGA 和 2.5D 水平——估计落后 CoWoS 2–3 代

关口 2——TSV 堆叠 #

薄型 DRAM 裸片制成后，还必须用硅通孔将它们堆叠并连接起来。这些通孔的深宽比极高，通常达到 10:1 甚至更高；孔需要经过刻蚀并用铜填充，且基本不能出现空洞，因为堆叠裸片内部只要有一个连接不良就无法返修。这一步依赖最顶级的等离子刻蚀机（Lam Research 和 Tokyo Electron 是主导供应商）以及先进电镀设备。

公开报道显示，这类设备很大一部分属于美国 2022 年 10 月出台的半导体出口管制范围，这也是堆叠能力高度集中的第二个原因：在最前沿，这些工具本身就难以获得。

关口 3——CoWoS 先进封装 #

即便有了堆叠好的 HBM 裸片，也必须与 GPU 或加速器一起集成到硅中介层上才能派上用场。这种集成就是 CoWoS——台积电专有的 2.5D 平台。市面上没有开放、可授权的等效方案；中介层的线宽和裸片间互连密度，决定了一颗芯片实际能承载多少个 HBM 堆栈的上限。

中国的先进封装龙头——长电科技（JCET）、通富微电和华虹——主要提供 FC-BGA 和 2.5D 方案，其中介层最小线宽和互连密度估计落后 CoWoS 2–3 代。针对 Chiplet 和 3D 封装的政策支持正在加速国内投资，华为和中芯国际也加大了 HBM 自主化工作，但这一关口的差距是结构性的，不只是投入多少的问题。

LimChip 分析： 乐观的行业估计认为，中国达到 HBM2E 级能力的时间大致在 2028–2030 窗口内，而与 HBM4 持平则还要更晚。这三道关口必须*按顺序*突破——一条快速的封装线无法弥补缺失的前沿 DRAM 节点，而前沿裸片没有堆叠和 CoWoS 步骤也无法出货。

谁掌控 HBM 市场 #

供应不仅集中，而且是由三家公司近乎垄断，尚无第四家实现量产。

HBM 供应是三极垄断，没有第四家量产者
HBM 供应是三极垄断，没有第四家量产者
  • SK hynix——领先者。 行业估计 SK hynix 占 HBM 供应量的 50% 以上。它率先量产 HBM3E，并正在爬坡 HBM4，也是 NVIDIA 的主要 HBM 供应商。
  • Samsung——挑战者。 按 DRAM 产量算是更大的存储厂商，但在 HBM3E 良率和产量上落后；它正努力缩小差距并取得加速器认证。
  • Micron——技术跨越者。 进入 HBM 较晚，但直接跳到 HBM3E，并正在开发 HBM4，押注更晚、更干净的入场能在产能扩张时赢得份额。

采购方要看清的关键一点：除这三家之外，没有哪家公司能量产 HBM。 门槛不只在资金，还在于能否同时掌握先进 DRAM、TSV 堆叠和 CoWoS 级集成。正因如此，AI 建设热潮中的 HBM 短缺是*结构性的*，而非普通的周期性供应紧张——不是新建一座晶圆厂就能在一两年内缓解的。

这对采购方意味着什么 #

HBM 不像 DDR4 SODIMM 或工业级 NOR flash 那样，会出现在分销商的常规库存里。它由这三家供应商直接分配给加速器厂商，而真正的产能上限取决于加速器厂商的 CoWoS 产能，而不只是 DRAM 供应。具体影响有以下几点：

  • HBM 的交期取决于加速器项目，而不是内存数据手册。 采购 AI 服务器或加速器模组时，HBM 早已在该项目的配额内锁定。
  • 对第二供应源的期望要现实。 SK hynix、Samsung 和 Micron 在堆栈层面并不能直接互换；认证要花好几个季度，而且受限于 CoWoS，不只是 DRAM。
  • 盯紧封装瓶颈，别只盯着内存。 已排到 2027 年的 CoWoS 产能，决定了实际能有多少 HBM 上板——专门的封装文章直接跟踪这一点。
  • 不需要 HBM 带宽的设计， DDR5 和 GDDR 级内存仍是务实、好买的选项；内存术语表和 2026 DRAM 展望有助于厘清这一取舍。

结论 #

HBM 是一种堆叠式、集成在中介层上的内存，难点不在某一道工序，而在于三道工序的*先后顺序*：前沿 DRAM 节点、高深宽比 TSV 堆叠，以及 TSMC 的 CoWoS 封装。每一道门槛单独来看都很难，合在一起又相互强化，所以供应始终掌握在 SK hynix、Samsung 和 Micron 手中，也没有第四家供应商出现。对采购方来说，实际的做法是：围绕加速器项目和 CoWoS 产能来规划 HBM 的供应，在带宽允许的情况下把 DDR5/GDDR 作为可用的默认选择，并且在 BOM 中依赖任何“新的 HBM 来源”说法之前，先用上述三道门槛加以检验。

来源 #

本文中有关市场份额和中国产能的表述均来自行业估算与分析师观点，并非 LimChip 的实测结果；工艺节点和出口管制方面的信息则取自制造商和监管机构的公开披露。

最终设计决策请以原厂数据手册及获批准的工程资料为准。