大多数板子的去耦设计靠的是习惯，不是计算。每个电源引脚旁边放一颗 100 nF，角落里放一颗 10 µF，稳压器附近再放一颗大电解电容，然后原理图就接着往下画了。这种做法之所以一直沿用，是因为它通常管用——直到核心电源轨降到 0.8 V，负载在纳秒级发生阶跃，测试台上出现的电压跌落，再多的 100 nF 电容也补不回来。
习惯与需求之间的差距并不神秘。去耦网络本质上是频域中的选型问题，最终会变成采购问题，对应具体的订购代码。本指南覆盖全过程：如何设定预算，如何在各级电容之间分配预算，为什么卷盘上印的电容值不等于电源轨实际看到的电容值，以及必须在 BOM 中锁定哪些内容，才能避免第二货源悄悄毁掉整个设计。
从预算开始，而不是从电容值开始 #
稳压器并不快。它的控制环路响应时间是微秒级，而负载可以在纳秒级发生变化。这个差距中的一切，都必须由已经焊在板上的电容来提供。所以第一个问题不是“选哪个电容”，而是“这条电源轨能容忍多大的阻抗”。
标准的一阶工具是目标阻抗：
Ztarget = ΔVallowed ÷ ΔIstep
0.85 V 核心电源轨允许 ±3% 的瞬态偏差，余量大约只有 25 mV。如果器件在空闲与满负载之间能摆动 20 A，那么网络必须在负载实际波动的频率范围内保持约 1.3 mΩ 的阻抗。把阶跃电流改成 40 A，预算就减半。大电流 FPGA 和加速器的去耦之所以与微控制器板截然不同，原因就在这里——不是因为硅片有多特殊，而是因为这笔账算下来太苛刻。
这个数字有两点需要注意。第一，它只是选型时的参考，不是规格指标：真实瞬态并非单个阶跃，而且这点余量还要分给直流误差、纹波和远端检测压降。第二，目标阻抗只有和频率范围一起看才有意义。在 1 MHz 以内保持 1.3 mΩ 属于常规设计；在板上一直保持到 100 MHz 则做不到，本来也不该由板级来做，因为那一端归封装和裸片管。
| 电源轨输入项 | 来源 | 常见陷阱 |
|---|---|---|
| 标称电压与容差 | 器件数据手册的工作条件 | 把全部容差都花在直流精度上，没给瞬态留任何余量 |
| 瞬态电流阶跃 | 厂商功耗估算工具或实测活动曲线 | 用平均电流代替阶跃幅度 |
| 关注的频率范围 | 负载活动和稳压器带宽 | 把板级要求延伸到封装的领域 |
| 允许的纹波 + 跌落 | 在直流和交流之间刻意分配 | 把同样的毫伏数重复计算两次 |
每个电容只负责一个频段 #
电容只有在自谐振频率以下才表现得像电容。高于该频率，元件自身的电感占主导，阻抗再次上升。正因如此，去耦网络是一组分级元件而不是单个元件，“再加更多 100 nF”到某个点就不管用了。
从左到右读这张图，分工就很清楚了。
大容量电容：低频储能池 #
在约 100 kHz 以下，稳压环路仍能起控制作用，环路跟上之前，大容量电容负责覆盖这段交接区域。这正是铝电解、钽和聚合物电容的用武之地——单位成本、单位体积的电容值高，ESR 相对较高，高频下没有有用行为。像 KEMET T491X337K010AT 这样的元件——330 µF、10 V、500 mΩ ESR，2917 封装——属于大容量元件，不是去耦元件。EEE-FK1V471SP 也是如此，470 µF、80 mΩ ESR。它们的 ESR 在这里并非纯粹的缺点：它能阻尼网络，这一点在下一节很重要。
陶瓷电容：中频段的主力 #
从约 100 kHz 到几十兆赫兹，板子依赖 MLCC。常见电容值就集中在这一频段，GRM188R71H104KA93D——100 nF、X7R、0603——也是在这里发挥作用。这一级中重要的选型变量不是元件上印的电容值，而是介质类别、封装尺寸和安装方式，因为它们同时决定了有效电容以及元件不再表现为电容的频率。
封装和裸片上：板子够不到的地方 #
在陶瓷电容之上，只有封装内部或裸片上的电容才能响应得足够快。板级设计者无法为这一层增加什么，只能避免浪费精力去试图覆盖它。器件厂商发布去耦表时，这些表所编码的部分内容就是器件已经带了多少封装内电容——这就是为什么同样的硅片放在不同封装中会有不同的推荐值。
| 层级 | 有效频段 | 典型技术 | 实际限制因素 |
|---|---|---|---|
| 大容量 | 直流至约 100 kHz | 铝电解、钽、聚合物 | ESR、物理尺寸、寿命和纹波额定值 |
| 陶瓷 | 约 100 kHz 至几十 MHz | Class II MLCC、小封装尺寸 | 由 ESL 和安装方式决定的自谐振 |
| 封装 / 裸片上 | 几十 MHz 以上 | 器件内部电容 | 由厂商固定；不是板级决策 |
你买到的电容值不是你得到的电容值 #
很多本来做得很仔细的设计，裕量就是在这里丢掉的。Class II 陶瓷介质——X5R、X7R、X6S——以钛酸钡为原料，两端加上直流电压后有效电容会下降。村田（Murata）直接解释了其中的机理：外加直流电压把铁电体中的自发极化锁住，使其无法再自由翻转，实测电容随之降低。按村田自己给出的算例，一颗标称 100 µF、额定 6.3 V 的电容在施加 1.8 V 时，X5R 特性下电容约损失 10%，Y5V 特性下约损失 40%（Murata，*The voltage characteristics of electrostatic capacitance*）。 温度补偿型介质如 C0G 则不受影响——村田的电容器 FAQ 明确写道，C0G 型元件“没有直流偏置特性”（Murata Ceramic Capacitors FAQ）。
由此带来两个实际问题。
第一，额定电压是降额问题，不只是安全问题。22 µF、额定 6.3 V 的 X5R 用在 5 V 电源轨上，已经深入偏置曲线；同样容值若选 25 V 额定电压、更大封装，标称容值能保留得多得多。只按“必须高于电源轨电压”来选额定电压，画出来的网络满足原理图，却满足不了阻抗预算。
第二，偏置损失会叠加温度漂移和老化。X7R 元件在未加偏置时，温度范围内的规格是 ±15%。把偏置损失、温度漂移和容差叠在一起，最坏情况下的有效容值可能只有标称值的一小部分。稳妥的做法是按工作点的有效电容来设计——供应商的仿真工具会按订购代码给出偏置曲线——并把这个假设记在下一任工程师能找到的地方。
物理规律里也有一个好消息。偏置损失随介质上的电场强度变化，所以电源轨电压降低，问题会缓解。Murata 指出，工作电压低于约 1 V 的芯片，电源线上的直流偏置影响要小得多。核心电源轨受影响最小；3.3 V、5 V 和 12 V 电源轨才是意外频发之处。
安装电感决定频段上限 #
介质问题定下来之后，剩下的变量就是电感——而电感大部分并不在电容器内部。焊盘、扇出走线、过孔，以及经由平面层对的返回路径，共同构成一个回路，路径的串联电感就由这个回路的面积决定。
所以封装尺寸往往比容值更关键。同样容值下，0402 元件的内部电流路径比 0805 短，谐振频率更高，在频段更高处仍能起作用。高频下几个小电容常常比一个大电容更管用，原因也在这里：并联路径把电感分摊开，单个元件做不到这一点。
由此可以总结出几条实用规则，不花哨，但管用：
- 容值最小、频率最高的元件放在最靠近电源引脚的位置，容值大的往外放。
- 过孔紧贴焊盘放置，不要放在扇出走线末端；层数允许时，每个端子用两个过孔。
- 电源平面和地平面保持相邻且靠近，因为平面层对是所有这些回路的返回路径。
- 去耦位置布局的任何改动，都当作电气设计的改动来处理，而不是布线细节。
器件供应商在其发布的指南中已经把很多这类内容写死了，不需要设计者自己从基本原理去推。比如 AMD 的 UltraScale PCB 设计指南就按器件和封装给出了去耦电容的数量——针对具体订购代码分别列出 330 µF、100 µF、47 µF 和 10 µF 电容各用几颗——而不是给一条通用规则，并引导设计者用它的 Power Design Manager 工具来确定每个设计的方案（AMD UG583，*UltraScale Architecture PCB Design*）。如果你用的器件有这种表格，拿它当起点，比套一个通用比例要好得多。
加了电容反而更糟的情况 #
任意两个电容层级之间，总有一个频率点：前一级已经呈感性，后一级还没接上。前者的电感和后者的电容构成并联谐振，阻抗不降反升。第一张图里的那些隆起就是它，也是总电容量明明够、网络却仍然过不了预算的最常见原因。
反谐振值得搞清楚，因为凭直觉去修只会越修越糟。同容值再并更多，只会让该容值处的凹陷更深、旁边的峰更尖。真正管用的是另一类做法：
- 容值种类不要太多，大致按十倍间隔分布，让各层级相互重叠，而不是留下空隙。
- 不要在所有位置都追求超低 ESR 元件。一定的串联电阻可以抑制峰值；这也是聚合物或钽元件与陶瓷元件并存、而不是被陶瓷元件取代的原因之一。
- 确定布局之前先通过仿真验证。阻抗曲线建模成本低，而在实验台上发现问题代价高昂。
把网络变成经得起考验的 BOM #
去耦设计的好坏，取决于它最终变成的订购代码。各层级确定之后，需要冻结的属性比大多数 BOM 行所记录的更多。
| 属性 | 为什么它是设计的一部分，而不是偏好 |
|---|---|
| 介质类别 | C0G、X7R 和 X5R 在偏置和温度下的表现不同；它们不可互换 |
| 额定电压 | 决定偏置降额，因此即使电源轨不变，也会改变有效电容 |
| 外壳尺寸 | 决定 ESL，从而决定自谐振；还会改变板面积和装配规则 |
| 容差 | 与偏置和温度一起构成最坏情况阻抗叠加 |
| ESR | 在大容量和阻尼作用中是有意为之；用“更好”的低 ESR 元件替代可能会产生峰值 |
| 包装和日期码 | 决定卷盘处理、适用时的 MSL 以及来料检验时的批次可追溯性 |
替代规则由该表得出：相同电容并不等于相同元件。 不同系列的两个 10 µF 0805 X5R 电容，偏置曲线和 ESL 可能相差很大；在核心电源轨上把其中一个换成另一个，即使原理图数值完全相同，也属于电气变更。对于阻抗预算紧张的电源轨，应在 BOM 中指定已批准的系列和外壳尺寸，替代品一律需要工程评审。非关键旁路位置则可以放宽替代清单，以保证电路板可制造。
这种区分在商业上和技术上同样重要。MLCC 供应并非稳定的背景条件——2026 年被动元件市场已经出现供应商调价和交期变动，我们在MLCC 涨价观察中对此进行了报道。把每个电容位置都锁定到单一订购代码的 BOM 很脆弱；什么都不锁定的 BOM 则有电源完整性风险。可行的中间做法是：找出少数几个偏置曲线、ESR 或外壳尺寸真正起关键作用的位置，将其冻结，其余位置给采购充分的自由。采购这些冻结位置时，要确认完整的订购代码、日期码和卷盘状态，而不能只看数值——电容料号的后缀中编码了介质、额定值和容差，在电子表格中很容易丢失。
那么，如何选择去耦电容？ #
不要先看容值。先根据电源轨容差和实际瞬态阶跃确定阻抗预算，再确定电路板实际需要负责的频率范围。把这份预算分配到三个层级——大容量电容负责从稳压器交接、陶瓷电容负责中频段、封装电容负责更高频率——并接受频段顶端的问题不在你的可控范围内。选择陶瓷电容时，要看介质类别、额定电压和封装尺寸，确保偏置下的有效电容满足预算，而不是只看标称值。通过过孔布局和封装尺寸控制安装电感，因为高频上限正是由它决定的。要检查反谐振，而不是想当然地认为电容越多越安全。最后把结果写入 BOM，并写得足够明确，使替代料不会在不知不觉中改变阻抗曲线。
按这个顺序做，这个网络在实验台上站得住脚，也能在量产中制造出来。如果只是凭习惯去做，那就只是一个碰巧在上一块板上奏效的猜测。
如果你正在指定电源设计中的被动元件，并想确认所选订购代码实际有哪些元件可用，被动元件库存列出了已发布的陶瓷、钽和铝元件及其外壳、额定值和介质详情。
来源 #
- Murata，*静电电容的电压特性* — 介绍直流偏置机制，并给出 X5R/Y5V 电容损失的计算示例。
- Murata 陶瓷电容器 FAQ：直流偏置特性 — 哪些介质类别受直流偏置影响；C0G 的表现。
- AMD UG583，*UltraScale 架构 PCB 设计* — 去耦电容 — 按器件、按封装的去耦电容数量表，以及 Power Design Manager 使用指导。